دوره سطح یک verilog (آشنایی به مقدماتی)

توضیحات

در این دوره سعی شده است تکنولوژی FPGA و کلیات یک زبان طراحی سخت افزار همانند Verilogبررسی شود و با ارائه بعضی از کلمات کلیدی سخت افزار هایی طراحی گردد و نحوه ساخت سخت افزار از کد های وریلاگ تا پیاده سازی نهایی دنبال شود. ادامه مباحث در سه دوره بعدی این مجموعه قابل دسترس دوستان می باشد ( سطح ۲ ( مقدماتی) – سطح ۳ ( پیشرفته ) – سطح ۴ ( حرفه ای ) )

مباحث بررسی شده در این دوره  شامل:

1. سیر تکاملی سیستم های دیجیتال
2. سخت افزار های برنامه پذیر
3. پیش نیاز ها
4. PLD: PAL PLA
5. ساختار داخلی FPGA
6. ایجاد اولین پروژه در Verilog
7. module , endmodule
8. ساخت بلوک سخت افزاری در vivado
9. استفاده از assign
10. پورت های ورودی و خروجی
11. تعریف wire
12. عملگر های or , xor
13. عملگر and
14. نحوه تعریف ورودی و خروجی
15. استفاده از یک ماژول در ماژول دیگر
16. مدار ترکیبی پیچیده
17. رها سازی خروجی ها
18. عملگر معکوس بیتی
19. تعریف تاپ ماژول
20. Gate Primitive
21. بافر های سه حالته tri-stated
22. حالت High impedance
23. ادامه Gate Primitive
24. پیاده سازی بافر سه حالته
25. عملگر شرطی
26. نمایش اعداد
27. حالت unknown X
28. تعریف آرایه و وکتور
29. عملگر جمع
30. انواع دیتا در وریلاگ
31. تعریف رجیستر و کاربرد
32. تفاوت reg با wire
33. نمایش تمامی عملگر ها
34. عملگرهای قابل سنتز
35. عملگر های غیر قابل سنتز
36. مقدار دهی در زمان تعریف wire
37. مدارات ترتیبی
38. استفاده از رجیستر ها
39. بحث کلاک در رجیستر ها
40. Always
41. استفاده از @
42. begin end
43. تخصیص دهی در always
44. ادامه begin end
45. حالت اولیه رجیستر ها
46. سینگال های کنترلی رجیستر
47. دستور شرطی در Always
48. مرور دستورات با یک مثال
49. استفاده از عملگر ها در always
50. عدم ترتیب در ساخت سخت افزار
51. سیگنال reset سنکرون
52. سیگنال reset آسنکرون
53. چند دستور if در always
54. استفاده از چند always در ماژول
55. دستور شرطی در Always
56. بررسی کامل if else if
57. دستور case : endcase
58. مالتی پلکسر با if else if
59. مالتی پلکسر با case : endcase